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Serial Peripheral Interface (SPI) Port—Master Timing
Table 48 and Figure 28 describe SPI port master operations.
Table 48. Serial Peripheral Interface (SPI) Port—Master Timing
ADSP-BF522/ADSP-BF524/
ADSP-BF526
V DDEXT
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDEXT
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
Parameter
Min
Max
Min
Max
Min
Max
Min
Max
Unit
Timing Requirements
t SSPIDM
Data Input Valid to SCK Edge (Data 11.6
9.6
11.6
9.6
ns
Input Setup)
t HSPIDM
SCK Sampling Edge to Data Input
–1.5
–1.5
–1.5
–1.5
ns
Invalid
Switching Characteristics
t SDSCIM
t SPICHM
t SPICLM
t SPICLK
t HDSM
t SPITDM
t DDSPIDM
SPISELx low to First SCK Edge
Serial Clock High Period
Serial Clock Low Period
Serial Clock Period
Last SCK Edge to SPISELx High
Sequential Transfer Delay
SCK Edge to Data Out Valid (Data
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
6
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
6
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
6
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
6
ns
ns
ns
ns
ns
ns
ns
Out Delay)
t HDSPIDM
SCK Edge to Data Out Invalid (Data –1.0
–1.0
–1.0
–1.0
ns
Out Hold)
SPIxSELy
(OUTPUT)
t SDSCIM
t SPICLM
t SPICHM
t SPICLK
t HDSM
t SPITDM
SPIxSCK
(OUTPUT)
SPIxMOSI
(OUTPUT)
t HDSPIDM
t DDSPIDM
CPHA = 1
SPIxMISO
(INPUT)
SPIxMOSI
(OUTPUT)
t HDSPIDM
t DDSPIDM
t SSPIDM
t HSPIDM
CPHA = 0
t SSPIDM
t HSPIDM
SPIxMISO
(INPUT)
Figure 28. Serial Peripheral Interface (SPI) Port—Master Timing
Rev. D
|
Page 58 of 88 | July 2013
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